中文
- 中文
- 中文繁体
- English
EDA软件
EDA软件
可读入HDL (Verilog/VHDL) 设计文件、设计约束文件以及来自晶圆厂的标准单元工艺库文件等，接着运行软件指定的相关优具以及用来分析结果的相关文件包括门级网表文件、各种分析报具以及用来分析结果的相关文件包括门级网表文件、各种分析报告以及更新的设计约束文件等。AltiSyn包含以 下几点主要功能:
支持标准的Verilog/VHDL解析以及建模
支持多层次优化，包括高层次优化、架构优化、逻辑优化以及数据路径优化等
支持多种工艺库类型，包括NDLM、CCS, ECSM等
支持低功耗设计与优化
支持多进程和多线程
支持物理感知综合和优化
该软件主要提供现场可编程门阵列（FPGA）的逻辑综合和优化功能。首先读入设计输入文件、约束文件、工艺文件(包括Register、Latch以及LUT原语等)以及各种资源说明文件并进行分析，生成内部数据模型（DataModel）。基于内部数据模型，在不同层次上对设计进行优化以及工艺映射，最终生成符合约束要求的门级网表（包括Verilog/EDIF等文件格式）以及PPA分析报告。软件主要特色功能描述如下：
提供TCL based的用户交互界面
支持多种类型的库文件，包括标准工艺库文件（.lib）以及ultrascale, ultrascale+, V7, V5 等软件内置库文件；
支持多层次、多类型的设计优化，包括高级（high-level）优化、算术和逻辑运算优化、FSM提取级优化、DSP优化、Memory综合级优化、时序驱动优化等；
支持IP定制和优化；
AltiTime是完整的门级解决方案，提供静态时序分析/信号完整性
分析/功耗分析/约束检查与调试等功能选项
支持标准接口，verilog，SDF/SPEF；SDC、Lib
提供丰富的分析与报告功能
低功耗流程，支持UPF
基于GRID/LSF的多任务并行MMMC
高效的网格延迟分析
Advanced pessimism reduction analysis；OCV：基于阶段和
位置；POCV：基于LVF
